LatticeECP30(经济+第三代)系列FPGA器件经过优化，可提供高性能功能，如增强的DSP架构、高速SERDES和高速源同步

接口在一个经济的FPGA fabric。这种组合是通过设备架构的进步实现的

而65纳米技术的使用使得器件适合于大批量、高速、低成本的应用。

LatticeECP3器件系列扩展了查找表(LUT)的容量到149K逻辑元件，并支持多达

586用户的I / o。LatticeECP3设备家族还提供多达320个18 x 18乘法器和广泛的并行

I / O的标准。

LatticeECP3 FPGA fabric在考虑高性能和低成本的情况下进行了优化。LatticeECP3设备

利用可重构SRAM逻辑技术，并提供流行的构建块，如基于lut的逻辑，分布式和嵌入式内存，锁相环(PLLs)，延迟锁相环(dll)，预先设计的源

同步I/O支持，增强的syssdsp片和高级配置支持，包括加密和

双功能。

在LatticeECP3设备族中实现的预先设计的源同步逻辑支持广泛的

接口标准范围，包括DDR3, XGMII和7:1 LVDS。

LatticeECP3设备系列还具有高速SERDES和专用pc功能。高抖动容忍和低传输抖动允许SERDES plus PCS块被配置为支持一个数组的流行

数据协议包括PCI Express、SMPTE、以太网(XAUI、GbE和SGMII)和CPRI。发送预强调和接收均衡设置使SERDES适合在各种各样的传输和接收

形式的媒体。

LatticeECP3设备还提供灵活、可靠和安全的配置选项，如双启动能力、位流加密和TransFR字段升级功能。

Lattice Diamond和ispLEVER设计软件允许使用LatticeECP3 FPGA家族有效地实现大型复杂设计。对于流行逻辑，可以获得对LatticeECP3的合成库支持

合成工具。Diamond和ispLEVER工具使用合成工具的输出以及底部的约束

规划工具用于在LatticeECP3设备上放置和布线设计。这些工具从路由中提取时间

并将其反向注释到时间验证的设计中。

Lattice为LatticeECP3家族提供了许多预先设计的IP(知识产权)模块。通过使用这些

可配置的软核ip作为标准化块，设计师可以自由地集中在他们的独特方面

设计，提高他们的生产力。

每个LatticeECP3设备包含一个由可编程I/O单元(PIC)包围的逻辑块阵列。逻辑块的行之间穿插着sysMEM™嵌入式块RAM (EBR)的行和syssdsp™数字信号处理片的行，如图2-1所示。LatticeECP3-150有四行DSP片;

所有其他的LatticeECP3设备都有两行DSP片。此外，LatticeECP3家族还包含SERDES

四轴装置底部。

逻辑模块有两种:可编程功能单元(PFU)和可编程功能单元

没有内存(讨论)。PFU包含逻辑、算术、RAM和ROM功能的构建块。的讨论

块包含逻辑、算术和ROM函数的构建块。PFU和PFF块都进行了优化

灵活性，允许快速有效地实现复杂的设计。逻辑块排列成二维数组。每行只使用一种类型的块。

LatticeECP3设备包含sysmmem EBR块的一行或多行。sysMEM ebr是大型的专用ebr

18Kbit快速内存块。每个systemm块可以配置成各种深度和宽度的RAM或

此外，LatticeECP3设备最多包含两行DSP片。每个DSP片都有乘数和

加法器/累加器，是复杂信号处理能力的基石。

LatticeECP3设备具有多达16个嵌入式3.2 Gbps SERDES(序列化/反序列化)通道。每一个

SERDES信道包含独立的8b/10b编码/解码、极性调整和弹性缓冲逻辑。每一个

四组SERDES通道，连同它的物理编码子层(PCS)块，创建一个四元组。SERDES/PCS四元组的功能可以由设备配置期间设置的存储单元或在设备操作期间可寻址的寄存器来控制。每个四轴飞行器的寄存器都可以通过

SERDES客户端接口(SCI)。这些四轴(最多四个)位于设备的底部。

每个PIC块包含两个PIO (PIO对)和它们各自的sysI/O缓冲区。的sysI/O缓冲区

LatticeECP3设备被安排在七个银行，允许实现各种各样的I/O标准。

此外，为编程接口提供了一个单独的I/O库。50%的PIO对在左边

设备的右边缘可以配置为LVDS发送/接收对。PIC逻辑还包括预先设计的支持，以帮助实现高速源同步标准，如XGMII, 7:1

LVDS，以及内存接口，包括DDR3。

PFU和sysI/O中的LatticeECP3寄存器可以配置为设置或重置。通电之后

设备配置，它进入用户模式，这些寄存器根据配置设置设置/重置，允许设备进入一个已知的状态为可预测的系统功能。

提供的其他块包括锁相环、dll和配置函数。LatticeECP3体系结构提供了两个

延迟锁定环路(dll)和多达十个相位锁定环路(PLLs)。锁相环和DLL块位于

EBR/DSP行结束。

支持配置位流解密、透明更新等特性的配置块

双启动支持位于此EBR行的中心。LatticeECP3系列中的每个设备都支持位于银行1和银行2之间角落的sysCONFIG端口，这允许串行或并行

设备配置。

此外，家族中的每个设备都有一个JTAG端口。该系列还提供了片上振荡器和软错误

检测能力。LatticeECP3器件使用1.2 V作为核心电压。

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